【IT168 技术文档】
       在针对所有可能的备选技术评估x86微处理器时，它们也许不具有绝对最低的兆赫功率、绝对最高的时钟计时单元性能或最优的代码效率。但把这些特性综合起来，总体“工具包”经常会胜过竞争对手。
　　要 点
　　迅速的特性改进和低价格使 x86 CPU 在许多非 PC 设计领域很有吸引力。
　　在于 2005 年降至市场份额低点后，英特尔在最近几年有力地恢复了元气。
　　英特尔的数次挫折使 AMD 在本世纪初期时来运转，两家公司后来轮流上演成功和失败的故事。
　　威盛电子率先专注于成本和功率，其它 x86 供应商也在日后采取了这一策略。它的一种超标量乱序 CPU 终于要问世了。

　　那些考虑把 PC 构件用于非 PC 设计的人最好记住：把宝押在 PC 技术上并非完全正确。在这个体系结构方向经验丰富的同行们已经了解这一点。一方面，人们将受益于 PC 行业特有的迅猛创新速度，以及全球每年销售的数亿台 PC 带来的低价格。另一方面，这样的创新速度还导致了迅猛的报废速度，这对于那些生产周期超过六个月的系统而言可能会有问题！

　　假设人们在自己的设计中构建了足够的采购灵活性，来包容供应的无常性，那么为 PC 量身定做的微处理器可以以合算的方式实现系统的性能目标。并且由于 PC 行业十分注重功耗，因此电池寿命、电源尺寸、散热也不像以前那样令人担忧了。不过，传统的 CPU 和 DSP 供应商在面对 PC 处理器的冲击时并未无动于衷，并且他们的替代解决方案在许多情况下依然是最优的。如果人们充分了解主要 x86 CPU 供应商的历史、当前状况和未来计划，就能评估将为各自的下一项设计走哪条道路（见附文1《Montalvo是何方神圣？》）。

　　英特尔：回归正轨

　　一家公司的命运会在短短五年内发生多大的变化？英特尔公司就是例子。在本世纪初，英特尔把其整个微处理器产品线（从笔记本电脑到服务器）都基于 NetBurst 微体系结构，只有 Itanium 处理器例外（见附文2《补充说明》）。NetBurst 有冗长的管线——在最初的 180 nm Willamette 变型中有 20 级，而在最后的 90 nm Prescott 和 65 nm Cedar Mill 迭代型号中扩展到多达 31 级。当代码特征与可预测度高的多媒体指令流相配时，这些管线表现很好。但是任何长管线方法中固有的低 IPC（每时钟指令数）属性，连同实质性的分支预测错误劣势，使 NetBurst 在更常规代码方面的性能令人提不起兴趣。并且在竭力提高时钟速率补偿长管线的劣势时，英特尔在 90 nm 工艺节点开始遭遇实质性的泄漏电流问题，这使该公司的 NetBurst 产品比最初的 10 GHz 微体系结构目标少了 6.2 GHz。（事实证明，即便达到 3.8 GHz 也是个艰难的项目。）

　　英特尔的命运从移动计算领域开始柳暗花明，当时在 2003 年春天，它推出了 Pentium M 微体系结构的第一个 Banias 迭代型号（参考文献 1）。Banias 是用 130 nm 工艺制造的，先于 90 nm 的 Dothan（具有更大的 L2 缓存）和 65 nm 双核 Yonah（具有共享 L2 缓存）问世（参考文献 2）。Pentium M 充分利用并扩充了 Pentium III 的执行单元，并把它和 Pentium 4 总线接口结合起来。这样，借助常规的代码迹线，按照每时钟比较，它提供了比 NetBurst 更高效的功率和指令。Yonah 代 CPU 没有使用前身的 Pentium M 品牌，而采用了酷睿 (Core) 营销名称（稍后的事实证明这有些令人困惑），当时该公司推广了一套基于 65 nm 工艺的 Merom、Conroe 和 Wolfdale CPU，分别涵盖了笔记本电脑直到服务器，并充分利用了后继的 Core 微体系结构，该公司在营销后者时使用了酷睿 2 (Core 2) 促销品牌。

　　英特尔目前正在发售其 Core 微体系结构的第二个迭代型号（名为 Penryn），它采用 45 nm 工艺蚀刻技术制造该产品。Penryn 反映了该公司的 tick-tock 战略，这是一种涉及较小蚀刻产品的布节奏，只有一些次要的相应特性调整（称作 tick），大约一年后在共同的工艺基础上做更实质的体系结构修改（称作tock）。

　　这样，与目前的Penryn tick对应的tock——Nehalem——在今年投产，并且英特尔正在以原型系统的形式公开演示该产品。Nehalem 将着手解决长期遭到AMD批评的几个问题，尽管迄今几乎没有任何基准测试表现出真实性能缺点方面的结果。通过目前的 Penryn 产品，所有核心间通信——不论是在晶粒内，多晶粒单片封装 CPU 内的晶粒之间，或是封装 CPU 之间——都通过同一前端总线（它承载通往外部子系统以及来自它们的数据通信）发生，只有晶粒内的共享缓存一致性同步例外。主要的外部子系统是核心逻辑芯片组，在如今的设计中，它包含 DRAM 控制器。